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1.Zebu/Palladium等Emulator驗證平台設計 2.優化Zebu/Palladium等Emulator驗證環境 3.Zebu/Palladium等Emulator平台研究及導入 4.自動化程式開發及維護
3 小時前處理過履歷
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負責Central Design Verification Methodology 1. Develop and maintain central DV methodology 2. Co-work with SBU's design team and DV team to evaluate new DV flow 3. Debug and analyze unit/block/wholechip verification environment 4. Technical consulting of various verification methodologies 【必要條件】 1. Hands-on experience on wholechip test bench build-up : IP and SOC level TBs 2. Hands-on experience on high-speed IO protocols verification, like PCIe, USB3, USB4, DDR4, LPDDR4。 3. Experiences in using commercial (e.g. Synopsys, Cadence) VIP 4. Familiar with verification methodology such as UVM, VMM, or OVM 5. Familiar with Verilog/SystemVerilog and script language 【共創A+聯詠】 穩健踏實、專家精神、創造優勢 驅動科技、開發創新、引領未來 邀請優秀人才,共創A+聯詠
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1.負責將SoC設計移植到仿真器上,確保設計的正確性和穩定性。 2.建立和維護驗證環境,包括設定仿真工具和腳本自動化程式開發及維護。 3.Zebu/Palladium等Emulator驗證平台設計及優化 4.與硬體和軟體團隊合作,支持嵌入式系統的
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1. 協助FPGA驗證平台架設 2. 協助FPGA/HAPS/Cobra/Zebu/Palladium驗證平台問題排除 3. 協助驗證實驗室周邊設備架設及問題排除
積極徵才中
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1.電路設計、驗證與整合開發 >基於ARM 或 RISC-V 基礎系統架構,延伸開發特殊硬體加速電路 >基於仿真工具(如Haps, Zebu...)進行系統電路功能驗證 >基於ARM 或 RISC-V 軟體工具練,進行應用布署
積極徵才中
3 小時前處理過履歷
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積極徵才中
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1.使用 Zebu, Palladium, HAPS, and FPGA建立晶片生產前系統驗證硬體環境.。 2.整合與除錯xPU。 3.建立RTL/netlist仿真模擬環境。 4.定義與分析效能與功耗指標並給出系統優化建議。
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Cost) 3. Verification Flow improvement.(UVM, DV, FPGA, HW Emulator, e.g. Palladium, Zebu, Protium, …) 4. Driver/FW/RTL Design
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開發。 應徵條件: 1. 碩士; 電機工程、資訊工程相關科系畢業為主; 兩科系/領域都有學歷者佳。 2. 熟悉 Synopsys Zebu/HAPS or Cadence Palladium/Protium者佳。 3. 熟悉 IC
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