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應徵分析

資料更新時間：2025-04-16 03:56

IC設計類:DDR IP Design Verification Engineer (熟悉UVM/SystemVerilog)Synopsys Taiwan Co., Ltd._台灣新思科技股份有限公司

應徵
兩週內應徵人數 6~10 人(不含重複應徵)
積極徵才中

學歷

100% 為博碩士

學歷

博碩士
100%
大學
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高中職
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國中(含)以下
0%

性別

86% 為男性

性別

年齡

57% 為 31~35 歲

年齡

工作經驗

43% 為 5~10 年

工作經驗

科系

43% 為資訊工程相關

科系

語言能力

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語言能力

技能

57% 為 Verilog

技能

證照

14% 為 GEPT初級

證照

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