巨有科技股份有限公司 企業形象

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半導體設計

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台北市內湖區內湖路一段88號8樓 (內湖科技園區)


巨有科技(TPEx:8227)成立於1991年,總部位於台北市內湖科技園區,為台積電設計中心聯盟(Design Center Alliance, DCA)成員,專注於ASIC Turnkey服務、CyberShuttle服務,提供IP服務、APR設計服務、完整的SoC與ASIC設計與量產服務,並長期與台積電(TSMC)、日月光(ASE)及新思科技(Synopsys)緊密合作,每年成功完成超過70個專案,累計已達1000個以上的設計定案(Tape-out),為客戶提供”Turnkey ”一站式服務。 巨有科技專攻12吋晶圓高階奈米(nm)製程的設計服務,提供 6nm/3nm 和CoWoS高階封裝量產服務,以及世界先進8吋微米(um)高壓製程(BCD, UHV, HV, SOI)的設計服務,於高階IP方面則與新思科技合作(IP OEM Program),提供高速介面矽智財(IP)的解決方案(MIPI, DDR, PCIe, USB, SerDes, Die-to-Die, …),滿足客戶產品多元化應用的需求,提昇客戶產品的競爭力優勢。從SoC Platform的提供,以ARM/ANDES/RISC-V為核心,使用先進完整的Synopsys (ICC2) IC Design Service Flow,亦整合Siemens EDA Tool,完全符合TSMC Process的認證。 此外,巨有科技也與許多國內外IP公司建立長期穩定的合作的關係,特別是提供類比(Analog)、混合訊號(Mixed Signal)IP,及為客戶客製化IP,累積許多IP使用、整合、驗證的技術經驗,且在研發技術上更不斷地追求突破與創新,為 ASIC設計服務產業的先進技術提供者。

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主要商品 / 服務項目

Business Model ASIC Turnkey Service ASIC Technology: 12"(nm): 3nm, 5nm, 6nm, 7nm, 12nm, 16nm, 22nm, 28nm, 40nm, 55nm, 65nm, 90nm,     110nm, 130nm, Others 8"(um): 0.11um, 0.13um, 0.15um, 0.18um, 0.25um, 0.35um, 0.5um, Others ASIC Implementation Platform Service: Spec-in, FPGA-in, RTL(Verilog, VHDL)-in, Netlist-in, GDSII-in, IP Merge, Tape-out, IR Drop, Synthesis, STA, Signal Integrity, APR Layout, Low Power Design, Power Domain, Clock Domain, DFT, ATPG, JTAG, BSD, Mem_BIST, IP_BIST, IBIS, LVS, DRC, Verification, Memory ECC, Memory Repair, PPA(Power, Performance, Area) MPW / CyberShuttle Service CoWoS Turnkey Service Gate Array Turnkey Service FPGA To ASIC Turnkey Service Embedded Flash Turnkey Service High Voltage Turnkey Service SoC Platform Turnkey Service ARM-based Platform;Andes-base Platform, Others IP (Special I/O, High Speed Interface I/O, Mixed Signal, High Density Memory, Flash...) Design Service: PLL, Special I/O, High Speed Interface I/O, ADC & DAC, High Density Memory;Customized IP, Modify, CPU Hardening APR Layout Service (ICC2) COT / Foundry Turnkey Service SiP(System-in-Package) / 3D Package Turnkey Service ASIC Product Turnkey Service (PGC + TSMC + ASE): Testing Program Development(Credence D10, Chroma 3650, Ytec S1007D, Others), Logistic, WIP, CP, FT, MP, Package, Testing, Yield Improvement, Corner Run, RMA, Failure Analysis, Reliability, Wafer Allocation, Hot Run, Super Hot Run, Special Run

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巨有科技股份有限公司 企業形象

福利制度

法定項目

其他福利

【優厚的薪資福利】 ∎具競爭力的薪資以及獎酬制度 ∎員工個人團保(意外險、意外醫療、住院險、癌症險、職災險) ∎福委會提供:生日禮金、旅遊、三節禮券、婚、喪、住院、生育......等 ∎週休二日,彈性上下班 【人才訓練與發展制度】 ∎適才規劃訓練發展藍圖 ∎專業技術及管理課程培訓 ∎新人關懷與指導制度 【工作與生活平衡】 ∎ 定期員工健康檢查 ∎ 免費研磨咖啡機等貼心設施 ∎ 電動籃球機供員工休閒健身 ∎ 舒適的工作環境、人性化管理、溝通順暢、和諧的組織氣氛

公司發展歷程

2024.08

PGC 巨有科技成為Synopsys (新思科技) IP OEM Program Partner

2024.08

CP, FT Consign Vate

2023.05

提供台積電CoWos(Chip-on-Wafer-on-Substrate)晶圓級先進封裝設計服務

2022.12

正式掛牌上櫃交易 (TPEx:8227)

2022.05

提供TSMC 5奈米ASIC turnkey service

2022.03

提供TSMC 7奈米ASIC turnkey service

2021.11

成功完成第一個12奈米ASIC(客製化特殊應用積體電路)晶片的專案

2021.07

登錄台灣興櫃股票市場

2020.08

成功完成第一個16奈米ASIC(客製化特殊應用積體電路)晶片的專案

2019.07

成功完成第一個22奈米ASIC(客製化特殊應用積體電路)晶片的專案

2018.11

成功完成第一個28奈米ASIC(客製化特殊應用積體電路)晶片的專案

2017.12

成功完成Synopsys(新思科技)的ICC2(新一代佈局與繞線解決方案)設計開發流程,佈局未來TSMC(台積電) 5奈米先進製程

2016.10

成功完成第一個40奈米ASIC(客製化特殊應用積體電路)晶片的專案

2010.10

首次成功的完成了65奈米製程超低功耗SOC(整合單一晶片積體電路)晶片的專案製造

2009.08

PGC 巨有科技與 ANDES (晶心科技)成為策略夥伴 首次成功的完成了90奈米製程SoC (整合單一晶片積體電路)晶片的專案製造

2008.05

成功完成SiP ASIC的專案

2006.01

針對TSMC(台積電) 40奈米製程,PGC巨有科技採用了美國公司Synopsys(新思科技)的ICC1(佈局與繞線解決方案)設計工具及流程

2003.03

ARM(安謀)認可PGC巨有科技為其設計中心策略夥伴

2002.02

PGC巨有科技成為VIS(世界先進)IC設計服務策略夥伴

2001.02

TSMC(台積電)DCA(設計中心聯盟),PGC巨有科技為其第一家策略聯盟夥伴。

2000.09

PGC巨有科技獲得中小企業第九屆台灣磐石獎-卓越中小企業

2000.04

台灣證期局於2000年4月15日核准PGC巨有科技的首次公開發行

2000.01

PGC巨有科技成為TSIA(台灣半導體協會)會員

1999.09

購置 Agilent 93000 、Credence D10、Chroma 3650 測試機台,以此建立了 ASIC,涵蓋高低溫 CP(晶圓片針測)與FT(最終產品測試)測試。

1998.08

在台北內湖科學園區設立公司總部

1998.07

通過ISO9001、QC080000認證

1993.08

提供TSMC(台積電) Gate Array(邏輯閘陣列)以及Standard Cell(標準元件)製程,使用Synopsys EDA的設計流程。

1992.02

成為TSMC(台積電) ASIC(客製化特殊應用積體電路) 設計服務策略夥伴 1991年8月:創立台灣第一家ASIC(客製化特殊應用積體電路)設計服務公司,PGC巨有科技。

1991.08

創立台灣第一家ASIC(客製化特殊應用積體電路)設計服務公司,PGC巨有科技。

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工作機會列表

4/24
台北市內湖區1年以上大學以上
1. Responsible for ASIC Backend / Physical Implementation, including floorplan, power plan, physical synthesis, clock tree synthesis, routing, si, DFM, DRC/LVS in both hierarchical and low power designs. 2. Responsible for Physical Design flow research, development and automation.
待遇面議
應徵
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台北市內湖區1年以上大學以上
1.Responsible for ASIC Backend / Physical Implementation, including floorplan, power plan, physical synthesis, clock tree synthesis, routing, si, DFM, DRC/LVS in both hierarchical and low power designs. 2.Responsible for Physical Design flow research, development and automation.
待遇面議
應徵
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台北市內湖區3年以上碩士
1. Analyze the demand of the target market and transform technical features of the product into compelling solutions for users. 2. Support the sales team by providing technical consulting and customer presentations. 3. Participate in technical exhibitions, provide technical services, and understand customer needs. 4. Collect customer feedback and offer solutions to support pre-sales or post-sales technical requirements. 5. Conduct research on market trends and competitors to ensure technological differentiation. 6. Assist in formulating marketing strategies to emphasize the company's technical strengths. 7. Cross-department collaboration: Work closely with product, engineering, marketing, and sales teams to ensure smooth transition from technology to market.
待遇面議
應徵
4/24
台北市內湖區3年以上專科
1.鼎新ERP(T100)及Easy Flow GP系統維護及虛擬化設備管理、問題解決,系統及報表開發。 2.協助使用者問題排除。 3.系統資訊安全管理。 4.熟wordpress網站建置及管理尤佳。 5.主管交辦事項。
待遇面議
應徵
4/24
台北市內湖區3年以上碩士
1.依照風險評估擬定及執行年度稽核計畫,並對稽核結果提出報告及建議,與追蹤改善事項,以確保內部控制制度之有效執行。 2.設定專案查核主題,擬定查核控制點及執行方法,展開查核、挖掘問題,判斷及評估控制風險,提出查核改善建議,與責任單位溝通,形成改善對策,完成查核報告。 3.查核過程須辨識與評估管理政策、控制環境、風險控管及法遵的妥適性。 4.與責任單位能有效溝通及協調解決管理及作業問題,推進改善對策落實,確保改善措施對風險辨識可控。 5.董事會例行會議報告,每月或必要時向董事長、總經理及審計委員會報告工作計畫執行情形、稽核發現與異常事項改善進度。 6.協調及溝通解決各部門間之作業流程問題與推動流程改善。 7.完成主管交辧之任務。
待遇面議
應徵
4/24
台北市內湖區3年以上大學
1. IC Design 市場訊息蒐集、分析、規劃 2. 國內外整體行銷活動籌劃、執行 3. 公司行銷文案撰寫 4. 歐美及國內行銷,需精通英文(多益860分以上 ) 留美佳 5. 日本行銷,需熟悉日本IC Design資訊及精通日文 ( 通過日檢N1 ) 留日佳
待遇面議
應徵
4/24
台北市內湖區5年以上大學以上
Front-End RTL Coding & Verification (I/O peripherals and MCU) Altera&Xilinx FPGA Application development C-Coding
待遇面議
應徵
4/24
台北市內湖區2年以上大學以上
1. 開發客戶,設定並達成業績目標。 2. 建立及維護客戶關係,爭取開發機會和客戶訂單。 3. 產品估價、成本分析;有效執行報價作業,為公司及客戶創造雙贏策略。 4. 掌握專案設計時程 5. 橫向溝通,協調內部研發、工程,以確保滿足客戶需求。 6. 確認訂單準時出貨,並處理帳款回收相關事宜。
待遇面議
應徵
4/24
台北市內湖區2年以上大學
1. 開發客戶,設定並達成業績目標。 2. 建立及維護客戶關係,爭取開發機會和客戶訂單。 3. 產品估價、成本分析;有效執行報價作業,為公司及客戶創造雙贏策略。 4. 掌握專案設計時程 5. 橫向溝通,協調內部研發、工程,以確保滿足客戶需求。 6. 確認訂單準時出貨,並處理帳款回收相關事宜。
待遇面議
應徵
4/24
台北市內湖區5年以上大學以上
1.ASIC Project評估 2.IP sourcing 3.提供客戶技術支援 4.具IC設計或半導體2年以上相關經驗。
待遇面議
應徵
4/24
台北市內湖區5年以上大學以上
Familiar with CMOS design concept,SPICE simulation,IC LAYOUT technique,and debugging skill.Experience in ADC/DAC,OP,PLL,MEMORY design is a plus
待遇面議
應徵
4/24
台北市內湖區5年以上大學以上
1.5年以上IC設計或IC設計服務CAD相關經驗 2.熟Synopsys or Cadence RTL to Gdsii相關軟體(Synopsys尤佳) 3.熟Perl, TCL/TK, Shell相關程式 4.EDA tool evaluation and benchmark 5.Support Sales/Marketing
待遇面議
應徵
4/24
台北市內湖區5年以上大學以上
熟VLSI 設計,HDL coding. 熟Design USB,IEEE1394,MPEG,DISPLAY,DSP,uP.為佳
待遇面議
應徵
4/24
台北市內湖區5年以上大學以上
大學以上電子/電機,具IP,ARM,DSP,MIXED MODE ,MEMORY,EMB_FLASH,PLL,ADC,DAC,EDA 具系統應用實務經驗尤佳 1熟悉behavior model, test bench and test patterns, synthesis model, timing model, and layout frame view 2撰寫datasheet, micro-architecture, integration guidelines, and testing guidelines
待遇面議
應徵
4/24
台北市內湖區5年以上大學以上
Familiar with CMOS design concept,SPICE simulation,IC LAYOUT technique,and debugging skill.Experience in ADC/DAC,OP,PLL,MEMORY design is a plus
待遇面議
應徵
2/26
台北市內湖區2年以上大學以上
1.IQC/OQC Inspection & SOP management 2.Abnormal feedback & quality improvement 3.Failure analysis 4.可靠度測試 5.Wafer/ IC/ Die/ Tapping/ Package 進料、外包之檢驗 6.半導體品質相關事務 7.品質系統 8.其他品管資料整理與歸檔
待遇面議
應徵
4/24
台北市內湖區2年以上大學以上
具電子電機背景,IC設計或半導體相關業務經驗者尤佳。 負責國外地區業務開發,協調溝通力好 精通日語,曾留學日本或曾派駐日本佳
待遇面議
應徵
4/24
台北市內湖區1年以上大學
1.處理客戶訂單、出貨、價格及交期管理。 2.協助業務主管處理銷售業務相關之公司內部行政作業。 3.提供出貨文件,協助出貨,並處理進出口事宜。 4.跨部門溝通協調。 5.細心、耐心、敬業、積極主動 6.精通英文
待遇面議
應徵
4/24
台北市內湖區1年以上大學
1.處理客戶訂單、出貨、價格及交期管理。 2.協助業務人員處理銷售業務相關之公司內部行政作業。 3.提供出貨文件,協助出貨,並處理進出口事宜。 4.跨部門溝通協調。 5.細心、耐心、敬業、積極主動
待遇面議
應徵
3/20
台北市內湖區2年以上大學
1.負責半導體產業晶圓、封裝之採購 2.熟悉生產管理,發包等工作
待遇面議
應徵
4/24
台北市內湖區5年以上碩士以上
1.Responsible for ASIC Backend / Physical Implementation, including floorplan, power plan, physical synthesis, clock tree synthesis, routing, si, DFM, DRC/LVS in both hierarchical and low power designs. 2.Responsible for Physical Design flow research, development and automation.
待遇面議
應徵
4/24
台北市內湖區5年以上碩士以上
熟VLSI 設計,HDL coding. 熟Design USB,IEEE1394,MPEG,DISPLAY,DSP,uP.為佳
待遇面議
應徵
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